Seminar Integrierte Systeme (Seminar)

Vortragende/rAndreas Herkersdorf, Walter Stechele, Michael Vonbun, Dirk Gabriel [L]
Stellung in StudienplänenSiehe TUMonline
Angeboten imSommersemester 2017
Umfang3 Semesterwochenstunden
TermineSiehe TUMonline

Teilnahmekriterien

Begrenzte Teilnehmerzahl! Anmeldung in TUMonline vom 25. März bis 03. Mai 2017

Jeder Student muss ein Seminarthema vor der Einführungsveranstaltung wählen. Dazu muss er Kontakt mit dem entsprechenden Themenbetreuer aufnehmen. Die Themen werden in der Reihenfolge der Anfragen vergeben.

Die einzelnen Themen werden unter <a href="http://www.lis.ei.tum.de/?id=hsis">http://www.lis.ei.tum.de/?id=hsis</a> bekannt gegeben.

Ziel (erwartete Lernergebnisse und erworbene Kompetenzen)

Durch die Teilnahme an den Modulveranstaltungen erhält der Studierende Kenntnisse integrierter Systeme sowie deren Anwendungsbereiche.

Der Studierende ist anschließend in der Lage eine Aufgabenstellung aus einem aktuellen Themengebiet der integrierten Systeme selbstständig auf wissenschaftilche Weise zu bearbeiten, selbständige Literaturrecherchen dazu durchzuführen, und eine schriftliche Ausarbeitung dazu anzufertigen. Darüber hinaus kann der Studierende die von ihm erarbeiteten Erkenntnisse vor einem fachlichen Publikum präsentieren. Ausarbeitung eines Themas und einer Übersichtspräsentation, "Üben von Präsentationstechnik"
"Halten eines Fachvortrags mit anschließender Diskussion"

Inhalt

Wechselnde Schwerpunktthemen zu integrierten Schaltungen und Systemen, sowie deren Anwendungen.

Die Modulteilnehmer erarbeiten selbständig aktuelle wissenschaftliche Beiträge, fertigen eine zu bewertende schriftliche Ausarbeitung an und tragen ihre Resultate vor. Intensive Behandlung der Thematik in der Diskussion.

Inhaltliche Voraussetzungen

Basiskenntnisse integrierter Schaltungen und Systeme
sowie deren Anwendungen

Lehr- und Lernmethode

Jeder Teilnehmer bearbeitet eine individuelle fachliche Aufgabenstellung. Dies geschieht insbesondere in selbständiger Einzelarbeit des Studierenden.
Der Teilnehmer bekommt - abhängig von seinem individuellen Thema - einen eigenen Betreuer zugeordnet. Der Betreuer hilft dem Studierenden insbesondere zu Beginn der Arbeit, indem er in das Fachthema einführt, geeignete Literatur zur Verfügung stellt und hilfreiche Tipps sowohl bei der fachlichen Arbeit als auch bei der Erstellung der schriftlichen Ausarbeitung und des Vortrags gibt.

Studien-/Prüfungsleistungen

Bewertung besteht aus folgendenen Elementen:
- 4 Seiten Ausarbeitung im IEEE-Format
- Präsentation eines Posters
- Präsentation von 15 Minuten mit anschließend Fragen

Literatur

Themen-spezifische Literatur wird vom jeweiligen Betreuer empfohlen und soll durch eigene Recherchen ergänzt werden.

Online-Informationen


Ausgeschriebene Themen

NoC-Level Support for Mixed-Criticality Modern cars typically contain up to 100 different Electronic Control Units (ECUs) that are used to implement different functions, such as driver assistance or infotainment systems. To reduce this number, a lot of these functions can be consolidated onto a few MPSoCs, which usually use a Network-on-Chip (NoC) for communication. This creates the problem that applications of different criticality share and compete for the same resources (especially the NoC) and thereby affect one another. The goal of this seminar is to survey different approaches to support mixed-criticality on NoC-level, to prevent low-priority applications from negatively affecting the execution of safety critical applications. Koenen
Comparison of Instruction Trace Compression Algorithms To gain insight into the software execution on a SoC, chip vendors add tracing hardware. This hardware observes the executed instructions on a CPU and transmits the observations off-chip to a PC. There, software developers can see which instructions (i.e. lines of code) executed, which path in a condition was taken, etc. To transmit a trace stream from a SoC to a host PC, it must be compressed. Different implementations in industry and academia exist which propose different compression algorithms. The goal of this Hauptseminar is to create a survey paper which gives an overview of different instruction trace compression methods, and compares and groups them by their implementation method and the achieved compression ratio. Wagner
Pruning von Convolutional Neural Networks

Convolutional Neural Networks (CNNs) sorgen seit einigen Jahren für großes Interesse im Bereich der Künstlichen Intelligenz (KI). Hierbei kommen CNNs bei einer Vielzahl von Anwendungen zum Einsatz, wie beispielsweise der Sprach- oder Bilderkennung. Neben konventionellen Server-Applikationen werden CNNs zunehmend auf Embedded Systemen implementiert. Besonders im Bereich des Autonomen Fahrens spielen performante mobile Applikationen eine wichtige Rolle, wie beispielsweise bei der Fahrspur- oder Fußgängererkennung. Trotz der hohen Flexibilität neuronaler Netze und der Vielzahl an Anwendungsmöglichkeiten sind CNNs sehr rechenintensiv. Zudem erfordert die Bereitstellung ihrer Parameter (Gewichte und Biases) viel Speicherplatz und eine hohe -bandbreite. Durch Pruning können irrelevante und redundante Parameter entfernt werden, ohne die Genauigkeit von CNNs negativ zu beeinflussen.

Yann LeCun et al. [1] und Babak Hassibi et al. [2] prunen neuronale Netze basierend auf der zweiten Ableitung der Gewichte. Wohingegen Song Han et al. [3, 4] irrelevante Gewichte anhand eines Schwellwerts prunt. Darüber hinaus können Gewichte während des Trainings durch Regularisierung vom Modell entfernt werden [5]. Alle vorgestellten Methoden senken den Speicherbedarf und verbessern die Performance von CNNs. Allerdings weisen Pruning-Methoden signifikante Unterschiede im Hinblick auf ihrer Anwendung auf. Im Rahmen dieser Arbeit sind die Herangehensweisen und Unterschiede verschiedener Pruning-Methoden herauszuarbeiten.

Quellen:

[1] Yann LeCun, John S. Denker, and Sara A. Solla. Optimal brain damage. In D. S. Touretzky, editor, Advances in Neural Information Processing Systems 2, pages 598-605. Morgan-Kaufmann, 1990.

[2] Babak Hassibi, David G. Stork, Gregory Wolff, and Takahiro Watanabe. Optimal brain surgeon: Extensions and performance comparisons. In Proceedings of the 6th International Conference on Neural Information Processing Systems, NIPS'93, pages 263-270, San Francisco, CA, USA, 1993. Morgan Kaufmann Publishers Inc.

[3] Song Han, Huizi Mao, and William J. Dally. Deep compression: Compressing deep neural network with pruning, trained quantization and huffman coding. CoRR, abs/1510.00149, 2015.

[4] Song Han, Jeff Pool, Sharan Narang, Huizi Mao, Shijian Tang, Erich Elsen, Bryan Catanzaro, John Tran, and William J. Dally. DSD: regularizing deep neural networks with dense-sparse-dense training flow. CoRR, abs/1607.04381, 2016.

[5] Maxwell D. Collins and Pushmeet Kohli. Memory bounded deep convolutional networks. CoRR, abs/1412.1442, 2014.

Stechele
Chisel - Constructing Hardware in a Scala Embedded Language Chisel ist eine so genannte "Hardware Construction Language", welche auf Scala basiert. Ziel dieses Seminars ist es, die Funktionsweise von Chisel zu erklären und eine Gegenüberstellung mit etablierten Modellierungs- (SystemC) bzw. Hardwarebeschreibungssprachen (VHDL, Verilog) vorzunehmen. Goldbrunner
Efficient Invalidation Techniques for Cache Coherence on a NoC-based Multi-Core Platform

Today, almost every electronic device (e.g. Smartphones, Laptops, etc.) is based on a multi-core environment. This brings a lot of advantages and speedup, but at the cost of some others issues, like mainting correctness in the communication and interaction of several cores, especially if they operate on shared data. This is called cache/memory coherence. Since multi-core platforms need a Network-on-Chip (NoC) to be scalable, the cores and also the memory is or can be distributed. This poses some challenges for Cache Coherence.

The goal of this seminar is to study and compare Efficient Invalidation Techniques for cache coherence on a NoC-based multi-core platform.

Rheindt
Advantages and disadvantages Intel Turbo Boost and AMD Turbo Core Both, Intel and AMD provide with their multicore processors a turbo mode feature. Turbo mode allows the processor to increase frequencies beyond thermally stable frequencies (e.g. 3.0 GHz → 4.0 GHz) for a short boost duration (< 30s). During turbo mode, the thermal budget of the processor is depleted and the multicore performance is significantly increased. Multiple research groups have explored the benefits of turbo mode and have found different scenarios where turbo mode has no advantages or even decreases multicore performance. The goal of this seminar is to gain a good understanding of turbo mode technologies and to compare their advantages and disadvantages. Sagi
Fault-Aware NoC Routing Some safety-critical applications, e.g. for autonomous driving, must be implemented as a fail-operational system that can continue its work even when parts of the hardware fail. When implementing such a fail-operational system on a Network-on-Chip (NoC)-based MPSoC, the system must be robust enough to tolerate the occurance of failures in the NoC hardware. The goal of this seminar is to survey different approaches to detect such failures as well as fault-aware routing mechanisms that allow the system to safely continue its work. Koenen
An Overview of Upcoming Channel Codes As our modern live relies on exchanging information and data more than ever before, channel codes have become a crucial part, acting in the background of our daily life. And back since Shannon, coding theory has seen a lot of trends coming and leaving, some of those trends only waiting to be rediscovered decades after they have initially been proposed. This seminar should give an overview of current trends in channel coding, such as polar codes and new flavors of LDPC codes, and the computational complexity involved. Vonbun
Statical WCET-Analysis for Multi-Core Systems It is indispensable to know the worst-case execution time (WCET) for the development of real-time systems. There exist several methods to approximate the WCET on single-core platforms. Whenever multiple tasks run simultaneously on a multi-core platform, these methods cannot provide a reliable estimation any more. The goal of this seminar is to summarize the major problems which arise when analysing multi-core applications and some methods to solve them. Gabriel
Network Load Balancing Network data rates continue to grow rapidly. In order to satisfy Quality-of-Service demands, to decrease cost and to increase reliability, network loads are commonly distributed across multiple network links and network processing devices (e.g. switches, firewalls, instusion-detection systems etc.). The goal of this seminar topic is to survey different load balancing approaches, with a specific focus on their hardware implementation. Oeldemann
Machine Learning Accelerators Recent advances in Neural Networks (NN) are enabling more and more innovative applications. As an energy-efficient hardware solution, machine learning accelerators for CNNs or traditional ANNs are also gaining popularity in the area of embedded vision, robotics and cyberphysics. However, the design parameters of NN models vary significantly from application to application. In this seminar topic some of the design methodologies for these accelerators will be studied and discused. Sadighi